芝麻信用评估
我的理解，来自你提供的Intel官方网页原话，In Memory Mode, the DRAM installed in the system acts as a cache to deliver DRAM-like performance for this high-capacity main memory。官网原话DRAM扮演cache，而傲腾是main memory。
你概括的这句话来自storagereview，extension of DRAM没有解释傲腾究竟是什么，反倒是前面有句话PMMs are used very similar to DRAM。我认为此时傲腾就是Memory，而内存相当于L4缓存。
这太难了，因为TLC到QLC密度仅仅33%的提升，极限也就是QLC能做到TLC的3/4，也就75折。QLC降价、TLC也会降价，更何况现在TLC产量还大。。。
总算我找到你理解错误的原因了，storagereview的文章原话【Any cache misses will flow to the persistent memory (far memory> that will deliver latency in the sub microsecond range.】，sub microsecond，亚微秒，指的是100纳秒至1微秒之间，而不是几微秒。。。。。。难怪我和你聊不到一个频道里面。。。如果这都不知道的话，请搜亚微米吧！我太难了。。。
你对傲腾延迟的理解是错误的，我查一下DCPMM的阉割版，也就是企业级P4800x和消费级905p这两款的Latency - Read和Latency - Write都是10微秒。作为特挑的DCPMM妥妥的进1微秒，PCEVA里面延迟低于1微秒，我认为毫无问题，Intel没吹牛。
你的原话，【内存命中延迟在100纳秒内，如果没命中到傲腾读是在几微秒的级别】，无论是PCEVA里面写的小于1微秒延时，还是我提供的两篇论文不到400纳秒延迟，都相去甚远。请你提供[几微秒]延迟的出处。
我个人认为最新一代的傲腾，应该能把延迟控制在400纳秒以内。可以搜索Intel官方论文【Restoring the Balance Between Bandwidth and Latency】，其中Fig3明确了延迟在100至340纳秒，配置为32G内存+128G傲腾。测试结果和我之前提供的傲腾延迟为4倍的论文，结论几乎一致。考虑到目前傲腾无法独立运行，我估计通过memory mode，如果直接命中内存就是100纳秒延迟，而没有命中需要从傲腾调用，就是340纳秒延迟。你如果有其他测试结果，可以提供详细出处，否则就以这篇论文为准了。
第一，你看的是18年第一代傲腾参数，现在已经是二代了，我肯定问最新的啊！第二，一代傲腾已经在1微秒以内延迟了，充其量是一个量级，哪里来的一到两个量级？两个量级是10微秒啊，这个不到一微秒。
请你看【Rethinking Database Algorithms for Phase Change Memory】的Fig2，(a>图里面明确说了PCM可以作为主内存，只不过傲腾现在因为延迟原因，只能像2b或者2c一样依附内存。只要傲腾延迟达到Dram，2a就实现。你却说完全不存在融合的可能性，说我一知半解？那么，请问你凭什么认为我给的论文里面的fig2a在将来无法实现？
