芝麻信用评估
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可能有股硅脂的味道，还有加工铝材的味道，不过都不是很重，可能和放的比较久了有关系
2024-07-25
![[锁眉]](http://res.smzdm.com/resources/public/img/emoji/small/aru/06-[锁眉].png)
正式发布的主板上好像没有跳线，如果没有跳线，DDR5内存插槽插dcpmm没法识别。我翻了几个c741芯片组的主板的说明文档都是这样的。
2024-07-25
×2的接口在消费级上实际用不到，不经过南桥的CPU直通只能拆成最低×4的通道，接×4以下的设备就是浪费，除非愿意花大价钱买个带芯片的拆分卡。而南桥本质上也就是个多功能拓展卡罢了，600系主板上行带宽跑在PCIe4.0×4下，根本跑不了5.0。所以还是×4更能有效利用通道 ![[尴尬]](http://res.smzdm.com/resources/public/img/emoji/small/aru/17-[尴尬].png)
2024-02-25
![[张小草_点赞]](http://res.smzdm.com/resources/public/img/emoji/small/zhangxiaocao/05-[张小草_点赞].png)
至于AMD为什么没有体现出IPC下降，AMD表示同时面对chiplets和IPC提升是困难的，单他们最后做到了。说白了就是其它方面的改善抵消了chiplet的问题，而某牙膏厂分支预测本来就不如AMD，其它也没啥大提升，自然好不到哪去。至于Intel7到底有没有问题，我就不清楚了。
2024-02-17
确实是另一种形式的胶水，Intel之前嘲讽AMD的小芯片，但自己也还是走上了这条路。IPC和延迟有关，我想是没有问题的，指令如果要从内存取，那么内存控制器和ccd分开无疑增加了延迟，那么分支预测不改进的情况下，CPI增加很正常，IPC作为CPI的倒数，降低不足为奇。
2024-02-17
![[观察]](http://res.smzdm.com/resources/public/img/emoji/small/aru/01-[观察].png)
IPC下降有可能和Intel使用了EMIB和Foveros技术有关，毕竟IOD和CCD分开了，片内延迟升高确实会影响IPC，第一次搞先进封装本来就没经验，更何况架构也是小改所以说还是挤牙膏挤的
2024-02-16
